Python调用Verilog模块调用有什么问题吗?为什么不生效,求大佬指点

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verilog自动例化程序及例子

该正则表达式匹配的是输入和输絀信号的名字和位宽信息因为考虑了Verilog书写的各种情况,所以该正则表达式才那么长如果接口很规范,其实很短就可以了
先注意正则表达式中的三个符号:’\’ ‘|’ ‘()’

  • 反斜杠’\’:用作转义字符,如表达式中的\s+表示匹配至少一个空格\w+匹配至少一个字母、数字或下划線,\d+匹配至少一个数字;
  • 竖线’|’:表示或操作如(input|output)即可匹配输入也可匹配输出;
  • 圆括号()”:逻辑分离

Verilog输入输出的可能写法有以下几种:


 


生成的tb文件
注意该tb还不是一个完整的tb
提取的源文件接口
fir.v

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