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该正则表达式匹配的是输入和输絀信号的名字和位宽信息因为考虑了Verilog书写的各种情况,所以该正则表达式才那么长如果接口很规范,其实很短就可以了
先注意正则表达式中的三个符号:’\’ ‘|’ ‘()’
Verilog输入输出的可能写法有以下几种:
生成的tb文件
注意该tb还不是一个完整的tb
提取的源文件接口
fir.v